Lesson 03 — Mạch tuần tự & Flip-flop

Mô phỏng tương tác: chọn loại flip-flop, toggle ngõ vào, nhấn cạnh clock — quan sát Q/Q' cập nhật và giản đồ thời gian.

1. Mô phỏng Flip-flop

Thử: chọn D flip-flop — Q chỉ chép giá trị D đúng tại SƯỜN clock; đổi D giữa hai sườn — Q đứng im (đó là cách chống nhiễu của mạch đồng bộ).

SR Latch (NOR) — Active High

Q =
0
Q' =
1
Hold
Lịch sử trạng thái

2. Giản đồ thời gian (Timing Diagram)

Giản đồ thời gian hiển thị tín hiệu clock, ngõ vào và ngõ ra Q theo thời gian. Nhấn ↑ Cạnh lên Clock ở module 1 để thêm bước vào giản đồ.

SR Latch

Mũi tên ↑ trên CLK: khoảnh khắc cạnh lên, Q cập nhật. Giản đồ lưu 16 bước gần nhất.

3. T Flip-flop chia tần — nền bộ đếm

3 T flip-flop (T=1 cố định) ghép nối tiếp: ngõ ra Q của FF trước là clock của FF sau. Kết quả: mỗi tầng chia đôi tần số — giống hệt cột bit 0, 1, 2 của bộ đếm nhị phân 3 bit.

FF1 — Bit 0 (LSB)
0
f/2
FF2 — Bit 1
0
f/4
FF3 — Bit 2 (MSB)
0
f/8
Bộ đếm nhị phân 3 bit: Giá trị hiện tại (MSB→LSB): FF3 FF2 FF1 = 000₂ = 0

Giản đồ thời gian tự động — 3 kênh: CLK vào, Q của FF1, Q của FF2, Q của FF3. Mỗi lần chạy ghi 16 chu kỳ CLK.

4. Ký hiệu flip-flop chuẩn

Ký hiệu logic chuẩn (IEEE/IEC) cho các loại flip-flop. Tam giác nhỏ tại CLK biểu thị kích cạnh lên (positive edge-triggered).

SR Latch S R Q Q' SR Latch D D CLK Q Q' D Flip-flop (positive edge) JK J CLK K Q Q' JK Flip-flop T T CLK Q Q' T Flip-flop (positive edge) = kích cạnh lên (positive edge-triggered)